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XMEGA A [MANUAL]
8077I–AVR–11/2012
Table 5-3.
DMA channel burst mode.
Table 5-4.
Summary of triggers, transaction complete flag and channel disable according to DMA channel
configuration.
5.14.2 CTRLB – Control register B
Bit 7 – CHBUSY: Channel Busy
When the DMA channel starts a DMA transaction, the CHBUSY flag will be read as one. This flag is automatically
cleared when the DMA channel is disabled, when the channel transaction complete interrupt flag is set or when the
channel error interrupt flag is set.
Bit 6 – CHPEND: Channel Pending
If a block transfer is pending on the DMA channel, the CHPEND flag will be read as one. This flag is automatically
cleared when the transfer starts or if the transfer is aborted.
Bit 5 – ERRIF: Error Interrupt Flag
If an error condition is detected on the DMA channel, the ERRIF flag will be set and the optional interrupt is generated.
Since the DMA channel error interrupt shares the interrupt address with the DMA channel n transaction complete
BURSTLEN[1:0]
Group Configuration
Description
00
1BYTE
1 byte burst mode
01
2BYTE
2 bytes burst mode
10
4BYTE
4 bytes burst mode
11
8BYTE
8 bytes burst mode
REPEAT
SINGLE
REPCNT
Trigger
Flag Set After
Channel Disabled After
0
Block
1 block
0
1
Block
1 block
0
n > 1
Block
1 block
0
1
0
BURSTLEN
1 block
0
1
BURSTLEN
1 block
0
1
n > 1
BURSTLEN
1 block
1
0
Block
Each block
1
0
1
Transaction
1 block
1
0
n > 1
Transaction
n blocks
1
0
BURSTLEN
Each block
Never
1
BURSTLEN
1 block
1
n > 1
BURSTLEN
n blocks
Bit
7
654
321
0
+0x01
CHBUSY
CHPEND
ERRIF
TRNIF
ERRINTLVL[1:0]
TRNINTLVL[1:0]
Read/Write
R
R/W
Initial Value
0
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